华为半导体负责人何庭波于 7 月 3 日在 ChinaXiv 平台发布了其《面向多层级电子系统的时间缩微理论》（又称“韬定律”）的 V2 版本。

与 5 月 25 日发布的 V1 版本相比，新版论文在原有的理论框架上增加了大量的工程实践细节、量化实测数据以及产品发展规划。这进一步丰富了以时间常数 τ 为核心的后摩尔时代缩放理论体系。

在论文结构方面，V2 版本将 V1 的引导性内容整合，形成了包含 8 个章节的完整论述，章节间的逻辑层次更加分明。

V2 版本还引入了多张示意图，涵盖了 τ 分层时空模型、LogicFolding 架构、键合界面截面、Unified Bus 互连架构以及 Hi-ONE 光引擎等关键技术。

在工程实现方面，V2 版本深入解释了 LogicFolding 核心技术的“齿比”概念。当混合键合间距接近顶层金属布线尺寸时，3D 设计空间从传统的“宏块级离散优化”转变为“单元级连续优化”，从而实现全局最优的垂直逻辑划分，克服了传统 3D 堆叠仅能按功能块进行分层的限制。

此外，V2 版本新增了量产实测数据表格，具体列出了 Kirin 2026 与基准 Kirin 9030 Pro 在电压、频率、归一化功耗、面积以及功率密度等参数。

V2 版本还对全场景技术路线图进行了细化，明确了技术演进的各个节点。在移动端方面，补充了 TSV 从顶层金属迁移至 M6 层以及多有源层堆叠等演进路径；在 AI 领域，明确了 Ascend 系列加速器的迭代节奏。

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